rtl 검증 엔지니어 - 성남 분당구
등록된 회원만 이용 가능 성남 분당구, 대한민국.
1개월 전
RTL 검증 엔지니어 모집 자격요건ㆍ학력/전공 : 학사 이상 / 전자 · 전기공학 (반도체 설계)ㆍ경력기간 : 신입 ~ 경력 2년 이하ㆍ필요지식/스킬- Verilog / SystemVerilog / C 코딩ㆍ 필수요건- 기본 Verilog / SystemVerilog / C 코딩 가능자근무조건ㆍ근무형태: 정규직근무지역(주)넥스트칩경기도 성남시 분당구 대왕판교로 660, 유스페이스1 A동 5층담당업무- Top level / Block level / IP level의 검증환경 구축- UVM 검증환경 ...
직무 설명
Lorem ipsum dolor sit amet
, consectetur adipiscing elit. Nullam tempor vestibulum ex, eget consequat quam pellentesque vel. Etiam congue sed elit nec elementum. Morbi diam metus, rutrum id eleifend ac, porta in lectus. Sed scelerisque a augue et ornare.
Donec lacinia nisi nec odio ultricies imperdiet.
Morbi a dolor dignissim, tristique enim et, semper lacus. Morbi laoreet sollicitudin justo eget eleifend. Donec felis augue, accumsan in dapibus a, mattis sed ligula.
Vestibulum at aliquet erat. Curabitur rhoncus urna vitae quam suscipit
, at pulvinar turpis lacinia. Mauris magna sem, dignissim finibus fermentum ac, placerat at ex. Pellentesque aliquet, lorem pulvinar mollis ornare, orci turpis fermentum urna, non ullamcorper ligula enim a ante. Duis dolor est, consectetur ut sapien lacinia, tempor condimentum purus.
, consectetur adipiscing elit. Nullam tempor vestibulum ex, eget consequat quam pellentesque vel. Etiam congue sed elit nec elementum. Morbi diam metus, rutrum id eleifend ac, porta in lectus. Sed scelerisque a augue et ornare.
Donec lacinia nisi nec odio ultricies imperdiet.
Morbi a dolor dignissim, tristique enim et, semper lacus. Morbi laoreet sollicitudin justo eget eleifend. Donec felis augue, accumsan in dapibus a, mattis sed ligula.
Vestibulum at aliquet erat. Curabitur rhoncus urna vitae quam suscipit
, at pulvinar turpis lacinia. Mauris magna sem, dignissim finibus fermentum ac, placerat at ex. Pellentesque aliquet, lorem pulvinar mollis ornare, orci turpis fermentum urna, non ullamcorper ligula enim a ante. Duis dolor est, consectetur ut sapien lacinia, tempor condimentum purus.
전체 접근 권한 얻기
모든 고위직에 접근하여 꿈의 직업을 얻으세요.
유사 직무
SoC RTL design engineer required with 5-10 years of experience in RTL design verification synthesis STA Verilog HDL. · ...
성남 분당구
1개월 전